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第2题
实验开发板的时钟为50MHZ，实验中要求设计的计数器时钟为5HZ，则分频器的分频比应为多少？采用实验介绍的分频方法，verilog语句中的分频计数范围应设为多少？（)
A.10M,0~4999999
B.10M,0~499999
C.10K,0~499999
D.10k,0~49999
第8题
回答下列问题（1)用7个T'触发器连接成异步二进制计数器,输入时钟脉冲的频率f=512kHz,求此计数器最高位触发器输出的脉冲频率.（2)若需要每输入1024个脉冲,分频器能输出一个脉冲,则此分频器需要多少个触发界连接而成？
第10题
图P7.14是用16x4位ROM和问步十六进制加法计数器74LS161组成的脉冲分频电路,ROM的数据表如表P7
.14所示.试画出在CLK信号连续作用下D3、D2、D1、和D0输出的电压波形,并说明它们与CLK信号频率之比.
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