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[主观题]
作出序列信号检测器的状态表，凡收到输入序列为“001”或“011”时输出为1，规定被检测的序列不重叠，例如： X：100
作出序列信号检测器的状态表，凡收到输入序列为“001”或“011”时输出为1，规定被检测的序列不重叠，例如：
X：10011011
Z：00010001
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作出序列信号检测器的状态表，凡收到输入序列为“001”或“011”时输出为1，规定被检测的序列不重叠，例如：
X：10011011
Z：00010001
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拟定101序列检测器的状态图。 (1)101序列可以重叠，如输入序列010101101，输出序列000101001。 (2)101序列不可以重叠，如输入序列010101101，输出序列000100001。 (3)用VHDL语言设计这个系列检测器。
设计一个串行数据检测器，该检测器有一个输入端X，它的功能是对输入信号进行检测。当连续输入三个1(以及三个以上1)时，该电路输出Y=1，否则该电路输出Y=0。
假设一个栈的输入序列为A，B，C，D，E，则下列序列中不可能是栈的输出序列的是______。
A．B，C，D，A，E
B．E，D，A，C，B
C．B，C，A，D，E
D．A，E，D，C，B
