A.组合逻辑电路都是由基本的逻辑门电路构成
B.组合逻辑电路的输出都是输入的逻辑函数
C.组合电路中有可能存在反馈回路
D.当输入信号变化时,组合逻辑的所有输出信号都是同时更新为新值的
E.组合逻辑电路可能存在输入信号竞争引起的输出险象问题
设计以下3变量组合逻辑电路:
(1)判奇电路。输入中有奇数个1时,输出为1,否则为0。
(2)判偶电路。输入中有偶数个1时,输出为1,否则为0。
(3)判一致电路。输入变量取值相同时,输出为1,否则为0。
(4)判不一致电路。输入变量取值不一致时,输出为1,否则为0。
(5)被3整除电路。输入能被3整除时,输出为1,否则为0。
(6)A,B,C多数表决电路。有2个或2个以上为1时输出才为1,但C有否决权。
画出用两片4线-16线译码器74LS154组成5线-32线译码器的接线图。图4.11.1是74LS154的逻辑框图,图中的S'A、S'B是两个控制端(亦称片选端),译码器工作时应使S'A和S'B同时为低电平。当输入信号A3A2A1A0为0000~1111这16种状态时,输出端从Y'0到Y'15依次给出低电平输出信号。