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[单选题]
FPGA/CPLD设计流程为:原理图/HDL文本输入→（)→综合→适配→（)→编程下载→硬件测试。
A.功能仿真、时序仿真
B.时序仿真，功能仿真
C.功能约束，时序约束
D.时序约束，功能约束
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A.综合就是将电路的高级语言转化成低级的，可与FPGA/ CPLD的基本结构相映射的网表文件
B.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束
C.综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的
D.综合是纯软件的转换过程，与器件硬件结构无关
A.当布通率为100%时无须再调整
B.自动布线不能全部布通时应首先调整布局
C.自动布线无法撤销
D.如果始终不能完全布通说明原理图设计存在错误
A.xc7a35tftg256-1
B.xc7a25tftg156-1
C.xc7a35tftg156-1
D.xc7a25tftg256-1
